为何某条路径无法在sta下,report_timing
时间:10-02
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求助,
最近遇到一个问题
某个设计,对所有的输入端口,除时钟和复位外,都设置了input_delay,没有设置false_path。整个流程从dc到PR到sta,都是同样的设置方式。
问题,为何我在sta下,报report_timing -from input_signal;得到的结果是该路径没有被约束?
问题补充,在dc下,checktiming
可以看到和这个input信号相连的一个reg,被报警告说,没有相关的contraint信息,但是我其他的输入信号,一样由另外一个reg连接,却没有报这样的警告。
问题找着了。
指定clock了没?