寄存器关键路径延时的问题

在一个模块中有一个3位加法器，在DC综合出来后，reg[0]到reg[1]的路径延时达2.8ns.
通过在代码逻辑上的调整，添加约束等方法，最小优化至2.3ns.
请问有没有较大程度进行优化的方法，比如将其优化至1.2ns? 此外，如果自己手动定制电路，搭建出来的寄存器，延时是否会比DC自己综合的好?

这个取决于DC脚本/版本，选用的lib等多种因素
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