我用DC综合后仿真不正确，求指点！

你这说的太笼统了吧，具体什么不正确啊

这是一个三线寄存器的接口代码，图片中显示的是基于FPGA的post router仿真结果，分析各个寄存器的内容与sdio的数据是正确的，但是我用dc做完综合后仿真发现，在第一个写周期，ctrl_reg16_o的数据没有被正确写入，即没有把sdio的最后1bit数据没有被载入reg16

波形图太大，看不见。
netlist仿真有误一般两个原因：
1）仿真时时序不对。这是testbench问题。
2）部分逻辑被综合掉了。逻辑被综合掉了都是有原因的，比如无驱动、无负载、常数。
可以从这另个方面定位一下。

你DC综合后，没有wire information ,need to place&route,then simulation

谢谢楼上两位大侠的帮忙，，问题解决了！

小编是怎么解决的，把方法分享出来

求大大分享

你发个具体点的让我们看看

是testbench没有考虑时延问题吧