DC综合产生的SDF文件的hold time值为负数

set_fix_hold

将clk 设为set_ideal_network 可以消除hold voilation

楼上正解

学习了

学习了

dont need to set fix hold
hold violation will be fixed at backend design

不用去修的，出现负值也是合理的

hold 留给后端修

学习一下！

假如我p&r后···sdf 里面的cell还是有负值怎么搞，但是我p&r的hold time 明明满足了啊··高手··求解！
# ** Error: (vsim-SDF-3262) E:/verilog_test/ibm/filter_icc.sdf(121508): Failed to find matching specify timing constraint.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121528): Setting negative specify check constraint (-9 ps) to zero.
# ** Warning: (vsim-3448) E:/verilog_test/ibm/filter_icc.sdf(121529): Setting negative specify check constraint (-107 ps) to zero