input_delay和output_delay设定成clock周期的一半左右，是不是太过保守了？

如果是前端说的那个理由，1/2周期不是太保守，而是不够，应该是2/3，每个block各1/3，之间的连接1/3

input_delay和output_delay 的设置和具体电路有关还是有经验值呢?
新手请各位大侠赐教

input_delay和output_delay 的设置和具体电路有关还是有经验值呢?

新小编赐教

70/30 原则啊，
外面70%， 里面30% ，
多设点 没关系的

我也觉得一半clock不足为过，我每次如果不知道外面的电路可以设置成0.8T，让DC在第一级DFF前面造成violation,这样能保证电路速度最优，然后再改回加上violation的，同时用incremental编译。