问题关于DC和PT

差别很小，
在pre-layout的分析结果中，几乎一样，因为都是用wireload model估计，
在postlayout就不一样了，dc不能反标postlayout RC参数吧， pt可以，
pt是standalone timing analysis tool,
dc is syntheis tool with timing analyze/optimization function,
pt只是把dc里面的timing做的更精罢了，

是这样的， 我做的DC违反是0.03 挺好的
做了PT之后，突然多了几条从Reset2 开始的路径，
想问问PT做时序分析的路径和DC做的是一样的吗? 在分析优化路径的类型上面有区别吗- DC是4种。

是这样的， 我做的DC违反是0.03 挺好的
做了PT之后，突然多了几条从Reset2 开始的路径，
想问问PT做时序分析的路径和DC做的是一样的吗? 在分析优化路径的类型上面有区别吗- DC是4种。

PT timing report里面路径中的buf是优化加上去的吗?

pt是专门分析timing的，dc里面 ，已经很多timing driven的tool里面都是有timing engine的，
只不过pt的算法和别人不太一样，比较精确而已，
pt和dc是类似的， 只不过pt 还要在postlayout上， dc没法用，

如果都是pre layout的话，结果应该是很接近的，可能你的constraint给的不一致，你可以先检查一下两工具的false path ,input delay等条件是不是一样。

学习一下啦

是pre layout， DC和PT的 constraint 可以不一样吧， 只要PT不违反就好了，
Reset这个信号不应该有路径在timing report里面报出来的呀?
用过set_false_path, set_analysis_case, disable 都不行， 我做PT用的是DC得到的.sv文件

自己顶一下

reset 可以报violation，比如 recovery/removal check 这种，
如果是异步复位，一般都可以不看， 是假的