陈老大，请教个关于时序分析的问题

我用Latch+AND搭了一个clock gating cell，如下图所示

其中gate_en来自于clk_sys时钟域
但在做STA时，发现计算clk_cpu的clock latency时，
竟然用clk_sys的latency、gate_en_reg/CK->Q、Latch/D->Q、AND/A->Y这条路径的延时
我该怎么断开这条arc才能保证我的STA结果是正确的?

set_disable_timing -from G -to Q [get_cells ...... ]

谢谢陈老大，
我不知道用如下方式定义时钟是否可以：
create_clock [get_port clk_func] -name clk_func -period 23 -waveform {0 11.5}
create_generated_clock [get_pin u_mux1/Y] -name clk_sys -source clk_func -divide_by 1 -master_clock clk_func -add
create_generated_clock [get_pin u_mux2/Y] -name clk_cpu -source clk_sys -combinational -master_clock clk_sys -add
我这样设置以后，时钟路径是正常了
但不知道会不会有其他问题！

应该是对的，但是没有必要写那2个generated clock

非常感谢陈老大

另外再请教一下，我上述图形中，
clk_cpu的latency是不是应该按照clk_func->clk_sys->u_AND/Y->clk_cpu来计算
而不应该按照clk_func->clk_sys->u_LAT/G->u_LAT/Q->u_AND/Y->clk_cpu来计算

yeah

谢谢陈老大
原来在EDACN上一直关注的帖子
尤其是那些关于综合和静态时序分析的帖子
当时只收集了网址，没整理内容
结果现在不能上了，

别提EDACN了，太不争气，3天2头掉链子，那么多好帖子都没了！
严重影响了有中国特色的社会主义建设，和广大知识分子奔小康的速度！

呵呵，

请教一下，
1 把clk_cpu的source设成clk_func有差别吗
2 陈老大说没必要设这两个generated clock 是否是因为时钟属性能够穿过去吗?是否遇到时序逻辑 clk才穿不过去啊
3 那个latch的是否需要检查clock gating timing ? 还是完全disable掉了它的timing check啊?