求助大大， 这样的layout 如果check LVS， 有图有真相！

大大， 下图是一个sub-block， 单独P&R, 外围没有block power ring，只有mesh和rail， 在top level再加ring。
每行rail的端点出pin（见图左，VDD或VSS）， PR tool没有LVS错误，但Calibre做LVS报错，我猜想原自这些rail的pin(VDD，VSS)， 但却不知道如何改layout才可以跑过calibre， 请大大帮助。
顺便: 从Calibre抽出的layout spice看， 这些VDD， VSS port都抽出来，因此port 和source port不一致。

手工把vdd和vss连起来。
或者把VDD改成VDD：，VSS改成VSS:,calibre command file 里面，查找colon，改成vitual connect colon yes

或者你可以在floorplan階段加一個 rectangle PG ring,
屆時你到virtuoso只需要打一次 VDD/ GND

定。

忽略pin做lvs?

二楼正解

或者加 virtual connect nameVDD VSS
也行，也就是他们在顶层是相连的就行，