关于“面试小考题， 有图有真相！”的建模问题

对
http://bbs.eetop.cn/thread-317783-1-1.html
的讨论有点看法，想要验证一下。
决定弄个网表test.vo,用的是smic .18里面的D触发器和AOI。来实际跑一下。
现在有些sdc不知道怎么写，请大家指教。
c1 和 c2 这个要怎么约束才能起到5ns和8ns的延迟，怎么强制D触发器的setup时间为我要的值,怎么样强制AOI的A到Z的cell delay 为0.5ns.
我用set_max/min_delay来设置的话，report_timing的时候，end_point就变成只到AOI的A输入口了。
求指导。

1. test.vo
   
2. module test ( clk1, clk2, A, c2, Q );
   
3. input clk1, clk2, A, c2;
   
4. output Q;
   
5. wireff1_q, ff2_d;
   
6. 
   
7. FFDQHD1X ff1 ( .D(c2), .CK(clk2), .Q(ff1_q) );
   
8. AOI21HD1X U2 ( .A(A), .B(ff1_q), .C(),.Z(ff2_d) );
   
9. FFDQHD1X ff2 ( .D(ff2_d), .CK(clk1), .Q(Q) );
   
10. endmodule
    

复制代码

1. read_verilog test.vo
   
2. link
   
3. create_clock -name clk1 -period 10[get_port clk1]
   
4. create_clock -name clk2 -period 40[get_port clk2]
   
5. set_clock_uncertainty -setup 0.050 clk1
   
6. set_clock_uncertainty -setup 0.200 clk2
   
7. set_false_path -hold -from clk1 -to clk2
   
8. set_false_path -hold -from clk2 -to clk1
   
9. set_input_delay -clock clk2 1 [get_port A]
   
10. set_max_delay -from [get_port c2] -to [get_pinff1/D] 5
    
11. set_min_delay -from [get_port c2] -to [get_pinff1/D] 5
    
12. set_max_delay -from [get_port A] -to [get_pinU2/A] 8.5
    
13. set_min_delay -from [get_port A] -to [get_pinU2/A] 8.5

复制代码

这边max_delay 看起来用的不对。不知道该用什么命令。求助。 谢谢

1. PointIncrPath
   
2. ---------------------------------------------------------------
   
3. input external delay1.00001.0000 r
   
4. A (in)0.00001.0000 r
   
5. U2/A (AOI21HD1X)0.00011.0001 r
   
6. data arrival time1.0001
   
7. 
   
8. max_delay8.50008.5000
   
9. output external delay0.00008.5000
   
10. data required time8.5000
    
11. ---------------------------------------------------------------
    
12. data required time8.5000
    
13. data arrival time-1.0001
    
14. ---------------------------------------------------------------
    
15. slack (MET)7.4999

复制代码

这边max_delay 看起来用的不对。不知道该用什么命令。求助。 谢谢

1. PointIncrPath
   
2. 
   
3. ---------------------------------------------------------------
   
4. 
   
5. input external delay1.00001.0000 r
   
6. 
   
7. A (in)0.00001.0000 r
   
8. 
   
9. U2/A (AOI21HD1X)0.00011.0001 r
   
10. 
    
11. data arrival time1.0001
    
12. 
    
13. 
    
14. 
    
15. max_delay8.50008.5000
    
16. 
    
17. output external delay0.00008.5000
    
18. 
    
19. data required time8.5000
    
20. 
    
21. ---------------------------------------------------------------
    
22. 
    
23. data required time8.5000
    
24. 
    
25. data arrival time-1.0001
    
26. 
    
27. ---------------------------------------------------------------
    
28. 
    
29. slack (MET)7.4999

复制代码

得到指点了。 应该使用set_annotated_delay这个命令。明天实际跑下看看

支持小编，

用 set_annotated_delay/check.算出来结果是-0.2ns.
那个主考官搞错了。
Startpoint: A (input port clocked by clk2)
Endpoint: ff2 (rising edge-triggered flip-flop clocked by clk1)
Path Group: clk1
Path Type: max
PointIncrPath
---------------------------------------------------------------
clock clk2 (rise edge)0.00000.0000
clock network delay (ideal)0.00000.0000
input external delay1.00001.0000 f
A (in)0.00001.0000 f
U2/Z (AOI21HD1X)9.0000 *10.0000 r
ff2/D (FFDQHD1X)0.000010.0000 r
data arrival time10.0000
clock clk1 (rise edge)10.000010.0000
clock network delay (ideal)0.000010.0000
clock uncertainty-0.05009.9500
ff2/CK (FFDQHD1X)9.9500 r
library setup time-0.1500 *9.8000
---------------------------------------------------------------
data required time9.8000
data arrival time-10.0000
---------------------------------------------------------------
slack (VIOLATED)-0.2000

顶小编的认真！
其实不用那么费劲，具体延迟多少都可以，主要是看工具是怎么算的，然后自己再用题目的数值算一遍就得了。