关于时钟树时MacroModel设置问题？

在做CTS的时候，有时候会对一些memory的CLK进行设置。命令如下：
MacroModel Itop/ram/CLK <maxRiseDelay> <minRiseDelay> <maxFallDelay> <minFallDelay> <inputCap>
我想问下
1.这样的设置起一个什么作用?
2.什么时候需要进行这样的设置?
3.这些min/max Delay以及inputCap的值如何决定?
谢谢！

需要这样设置吗?
我也不懂，刚刚使用encounter。

同样不懂，学习ing

一般情况下不需要设置，除非你想 设置某些到memory的clock latency 值，
标准clock tree对所有sync pin都做基本上一致的latency值，差异叫做skew，一般很小，
如果你想设置某些sync pin的值为特殊值， 就必须用macromodel的方法，
比如要提前或者推迟到某个点的clock ， 这样一般是用来修timing，即useful skew，
MacroModel Itop/ram/CLK <maxRiseDelay> <minRiseDelay> <maxFallDelay> <minFallDelay> <inputCap>
maxDelay /minDelay就是你要提前或者推迟的值， 比如2ns， - 号表示推迟，
cap是个经验值吧， 看看参考，

ok！了解

一般做Ip的时候，这些都坐在lib里面了，是通过仿真抽取出来的，表述了该pin的基本时延 负荷能力信息。ram/rom做useful skew还是比较常见的

几个基本的用法：
1。 做 useful skew，用在memory上比较多
2。 IP的clock本身IP里面已经有一定的latency，需要在这里设上，让其在外面做短一点
3。 hierarchical design里，在top去balance各macro 和top层register的clock时，需要给各个macro设上