做lvs遇到一怪异问题，求高手解答！

电路有几个模块构成，整体做lvs显示已经match，点击yes看结果，却出现其中一个模块parameter有错误，显示此模块有的器件尺寸不匹配，但是这个模块单独做lvs也是match，求高手解答肿么回事?谢谢啦！急！

可能是你的multi 或者 finger數與schematic上的不同,
但最後比對的size是一樣的

没关系吧， 如果是property相关错误，要看下，
比如-hier lvs，顶层过了，下面有可能有property error的，比如电阻，电容值不对 ，
这个经常有的 ，

其實這樣說都不是很保險,
要是可以擷取 report 裡面的 error message就更好了.

谢谢帮助！本来是用Assura做的lvs，对于这个问题它没有给出更多错误信息，改用Calibre来做，lvs也是过了，可是显示有啥ERC错误，对这个比对工具不熟，也不知道具体是什么原因?郁闷。补充：錯誤內容: J. |3 k& u8 N
ERC Pathchk Polygons" m/ j+ m1 M# a: ~6 J
' I# w/ y+ u1 ~; Z$ Y！ Z
ERC PATHCHK POWER && GROUND NOFLOAT

ERC保险起见你最好是找懂电路的人过目一遍

还有一种可能你的电路都是对称的如果有的地方接反了，子cell是对的但是整体上会报你有些尺寸不对，建议从头再查一遍版图

erc 是什么呀

電性上的確認, 像是一顆mos的source跟drain同時接到 power 跟 gnd,
或者是NW接到gnd, psub接到power 諸如此類
但詳細內容就看cmd怎麼寫
p.s. 不一定erc有錯就是真錯, 有時可能是電路上的特殊用法, 請與designer討論.

可以先看看出错地方对应的电路，检查一下体端的连接情况。一般默认是VDD|GND。有些设计里会连到别的信号，那么ERC过程中就会报错。解决办法是忽略或者添加新的的电源/地，我建议是后者。

觉得7楼的答案可能性大！

路过路过

这个还是很有可能的，比如子模块和TOP层上有逻辑连接关系一样的器件，这时候就会报属性的错误。这类错误在加MOS DUMMY的时候很常见。
不知道你们能看懂否。

用Hcell run一下就才看出来是哪儿的错了！

能说具体点么?很好奇~

14搂说得很有道理，就像你在好多子模块下有vdd到gnd的mos电容，而在layout top层上也可能有。这个时候你可能只是在top上将cdl设置成一样的属性，top lvs match ，但是子模块的lvs还是有可能不匹配的。因为这种mos cap并不会影响你的整个芯片的逻辑关系。

可能是整体布局时出了点问题 注意检查下就行了

ERC还是一定要清的啊。肯定是连接有问题