怎样在跑LVS的时候屏蔽掉原理图上加上去仿的寄生电容？

在原理图设计的时候在很多节点增加了analogLib里的pcapacitor做寄生电容来仿真，Layout里肯定不会画上去，然后LVS跑的时候所有添加了电容的net全都报了错，请问如何把这些电容屏蔽?或者在提取schematic的netlist的时候就做一些操作?试过LVS BOX pcapacitor不行，BOX好像必须得是原理图和版图都存在的cell才可以屏蔽? 求大神告知方法，谢谢了！

LVS FILTER C OPEN
LVS FILTER R SHORT

spice 里面注解掉那些个电容，比如CC0 改成**CC0。楼上的话好像把电容都干掉了。

LVS FILTER C(need open c name) OPEN
LVS FILTER R(need short r name) SHORT
如果是pcapacitor需要滤掉
就是LVS FILTER C(pcapacitor) OPEN

楼上 正解！

后来自己摸索屏蔽了网表里的CC， 试试看楼上大神们说的FILTER方法！

不同验证工具有不同的做法，入ASSURA 直接指定器件名字设置为短路就可以了，calibre PVS 之类的你只能祈求这些器件是短路或者开路了否则滤不掉的。为什么这两工具没做跟ASSURA这样的设计?
其实就严格的工程流程来说像这样带仿真器件的原理图是不允许交付的。假设一个电路仿真完了交付了这是后还存在两个可能性，1仿真没全面，2还没到顶层的整体仿真呢?这时候至少还有两次修改的可能性。你遇到老司机了你就可能少改一些。但还带着仿真器的电路是绝对不收的，仿真器都还在呢，上面两个问题一定都没考虑好。
有可能你画一个模块2天，然后修改 修改 修改 ···( ⊙ o ⊙ )啊！好多天过去了。更要命的是layout都拼顶层了各种底层小模块各种改。这时候你会发现该的时间都够重新画2遍了。
个人建议遇到这种情况，不要想着怎么滤掉器件去做验证了，让前端仿真完去掉仿真器再较给你吧。

遇到过同样问题，先mark

好像原理图上的器件有个lvs ignore参数。如果有的话，让设计师加上。