请教模拟layout面积估算

我们是把所有的device都放上去，适当留一些走线的面积

同意楼上所说，我觉得把所有device放上去，同时考虑好power线的宽度和方向，其余就是考虑留走线空间了

同意楼上的说法

这种办法，误差很大吧

小的面积估出来后才能估总体的吧

一般用layoutXL自动instance器件，选50%的利用率，就差不多了。面积紧张的项目就把利用率调高点，这个对于前期估算还是比较准的

LaoutXL调出来的instance是散着放的，在哪儿可以调整利用率?
听着怎么感觉像是APR layout

XL 是可以的

XL 自动instance出来的器件是散着的，但是可以生成一个prboundry层的框框，这个框就是XL估算出来的面积，你可以在auto instance的界面里设置估算的时候：固定宽度 or固定高度 or 固定高宽比值。

in order to download other files ,I have to do this

弱弱的问一句“LayoutXL”是什么东西?

CADENCE Virtuoso XL----VXL
CADENCE Virtuoso Layout Editor ----VLE

在virtuoso窗口，菜单Tools-->layout XL 即可转到layoutXL，相当于virtuoso的增强版本

你好，请问XL里面的利用率是什么含义?

呵呵，看到你的回复我就想笑哈。

一个模块做一个单元，把单元里的所有器件都调进来。还是在一张图上将项目所有器件调进来?

原来面积是这么估算出来的，受教了

经过一段时间对skill的学习，我自己写了一个程序，用来估算芯片面积，适用于任何工艺。年前用一个MPW的项目做了一下演练，效果还不错。目前还在进一步测试中......

求大神分享杰作！

这个东西现在还是个半成品，而且还需要再测试一下，短时间内恐怕还拿不出手啊。

學習
謝謝分享

请求分享思路，是以按照什么原理搞定的?

那我简单介绍一下吧。
程序直接在cadence composer下运行，就是打开一个电路图，然后运行程序。
程序先采用递归算法计算每个器件的面积，器件面积根据cdf参数计算，用户可以选择任意的cdf参数并且自定义计算面积的公式；
然后把所有器件的面积相加；

再设定布线的面积，布线面积按照器件总面积的百分比来设定，这个根据每个人的情况设定；

最后设定一些特殊器件或结构的面积，比如PAD、ESD器件、隔离环、sealring等；

以上所有面积相加即得到最终的面积。

程序最后会把以上的情况整合成一份报告，详细列出每种器件类型的总面积，芯片总面积以及计算公式。

另外如果碰到一些因各种原因无法计算面积的器件（比如用户自定义的公式有问题），程序会把这些器件列出来一并放在报告里。

程序最大的好处是可以保存计算公式模板，当第一次针对某工艺编辑好计算面积的公式后，可以保存下来，以后只要load进来进行少量修改就可以了。

我们年前的MPW的项目，规模大概是2K的管子，编辑好公式后，估算每个模块的面积和整个芯片的面积只需要半个小时，大大提高了布局的效率。也让经验不太足的版图工程师能较为准确的估算芯片面积。

非常感谢，我没有经验，但是请教如果用总宽长比来计算，是否能起到类似的作用?这个是我听一个老师讲课时提到的。

用MOS、R、C的宽长来计算是可以获得一个面积的，只是我觉得这样估算的面积太粗糙了，对于具体做版图的人来说误差有点大。
我写这个工具的目的主要有两个，一是能相对更准确的估计出面积，二是能快速的得到结果，其实我更主要是为了第二点啦，不然每次布局的时候都很痛苦。
当然，面积估算是否准确这和个人的经验息息相关。我写的工具也是比较自由的，器件面积公式可以由使用者自行定义，你可以简单写成W*L*finger*m就是一个MOS的面积，也可以写成（W+2）*（L+3）*finger*m，其中的+2和+3就是修正项，而且还可以使用其他CDF参数。
重点还是想提高效率。这个工具直接集成到composer中，让电脑去做一些大量的重复性的工作。不然电路里那么多器件靠人工去一个一个统计?就算是用virtuoso XL把器件全摆出来去统计我觉得也太痛苦了。
补充一下，这个工具是针对纯模拟电路的。数字的就不太适用了。

谢谢ygyg100，我开始也觉得WL统计方式对于m和finger是没有区分的，对于不同的电路统计起来误差会比较大，对于面积统计来说，一定是变量越多越贴近真实面积，并且具有较大的灵活性；但是如果是这样的话也一定是像你所说，表达式可以比较复杂、也就要把更多的计算交给机器。再次感谢ygyg分享思路。

不用客气啊。大家有好的想法多交流啊，我也是半个新手。

顶起来，看看大家怎么做的

同意先把器件摆上去，布好电源线