LVS能过，PEX的LVS过不了

一个不大不小的电路，整体的LVS能过，但是整体用calibre提参数的时候提示LVS过不了，report里面把两根线认反了，于是我把报错的部分单独剔除来封成cell，其余部分封成cell,每一个cell的LVS,和提参的LVS均能过，把两个cell连成整体电路后的LVS也能过，但提参时LVS又报错。求大神解答.在线等。

求别沉

求别沉

多加PIN脚试试吧。

是不是 PEX 时 选项没有打开

报错的地方是不是串联的mos?

报错的地方是不是串联的mos?

是的 这个问题怎么解决啊?

不知道你解决了没有。有时候是lable打的有问题，你如果电路不大的话最好把线路再走一遍。

两个mos串联，又分别拆分成2个，然后两个串联支路并联，这时候两个支路中间点没有连接

打标可能存在问题

好好看看

LVS感觉好难啊

记得是要改rule里的一句话得YES NO就可以屏蔽掉，具体忘记了

如果是楼上所说的问题，控制语句应该是 lvs reduce split gate那句。