floating gate

用TSMC90nm的工艺搭了一个与非门，做DRC检查，IP的没有问题，用fullchip检查时,结果出现了“it is prohibited for floating gate if the effective source/drain is not connected together"的错误。
这个错误我实在无法理解，电路明明是没有任何问题的。求大神答疑

不明白啥叫“IP的没问题”和“fullchip检查”的含义，是不是人家command file已经智能到如果你run fullchip，gate没有接到pad就算悬浮啊?我瞎猜的。

电路图是啥样?

是不是人家command file已经智能到如果你run fullchip，gate没有接到pad就算悬浮啊?我瞎猜的。
同意這樣的說法

就是DRC检查的时候，如果把fullchip选项关掉，那么DRC就能过，但是把fullchip 选项打开就过不了。规则文件里是当fullchip 选项打开的时候才会检查floating gate 的问题。
难道是加了PAD就好了?

电路图就是贴的那张图的样子啊

就那样当然过不了，都是浮空的

这是关于这个floating gate的说明，按照给出的Floating Gate 的说明，前两种是可能的floating gate。第一种不可能，因为有contact；第二种OD，STRAP和PAD应该是或的关系。我这个与非门报floating gate的有三个地方，就是除了右上角GATE和OD重合的部分没有报，其他的三个都报了。

那就是做fullchip的DRC检查，PAD是必须的?

我没说pad是必须的，我不知道你的电路图的连接关系

看rule就是这个意思，如果做整体验证，需要gate避免rule上定义的floating gate，你前面的逻辑门肯定符合float gate的定义了。你可以试试按照rule的方法避免掉floating gate，例如加pad或者strap，应该就没有这个错了。

应该是这么个意思了，谢谢

小编，没懂design rule意思，IC中gate不可能floating的，切记！

run whole chip需要將fullchip這個選項打開
fullchip會check sealring , floating gate 等rule
DRC rule是不允許gate floating的
若確定此gate沒有功能
那應該將此gate tie to power or ground
去避免這個錯誤

在LAYOUT中GATE的电位是不允许FLOATING的。如果FLOATING在工作的时候可能通过信号耦合到GATE而开启MOS造成误操作。使得电路功能发生变化。一般如果遇到FLOATING GATE时要好好检查电路和LAYOUT是否一致，如果确认电路上面就是foating gate 需要向designer 提出。

但是在一些foundry提供的STD library 中STD的filler中的gate是floating的~（例如SMIC 40LL），但是这些floating的gate即使不在drc中报出来，通常也会在LVS中的ERC RESULT中报（报的大概意思是有一些gate即没接Power，也没接ground）

这个做flash的吧

mos的gate floating是会抓error的

规则说的很清楚，要么接PAD,要么接OD,你接了啥。

thnk u

学习了。我也碰到过这种问题