LVS问题求助(Split Gate Reduction)

事实是这样的，之前的一个layout，在旧rule下LVS是过了的，但在新rule下报错，检查发现新rule多了这样一句话
LVS REDUCE SPLIT GATES NO
把NO改成YES后新rule的LVS也能通过

感觉这个设置和LVS option里的这个选项有些相通，但不知道是什么意思

恳请大神指导，万分感谢

看图就明白了，椭圆和斜着的箭头是我画的：）

已实验，就是这个原因，谢谢

已实验，就是这个原因，非常感谢 @tuohong

请问您这两个图在电路功能上的区别是什么呢?虽然在中间一个接起来一个不接，但感觉这两个在电路上功能上实际上是一样的

还是没看懂耶，能详细解释下吗?谢谢小编

以網表的角度來看 2 張圖是不同的
打開 LVS REDUCE SPLIT GATESYES/NO
選項,就會視為相同

YES的话，就是合并gdsb连接相同的mos,视为一个mos

高人 膜拜下

为什么我设置的是NO，才会合并呢，难道是我打开的方式不对

就是7楼说的样子

小编，这个我也不是特别清楚，逻辑上看起来是一样的，如果考虑一些高频高速情况，或者说左面两个管子离得特别远等等，可能会有差异。

是不是calibre的选项和rule里的设置不一致呢?

如果图形界面的话没有设置load，那么可能没有使用command file中的option，而是调用了图形界面默认值。