版图新手请教问题

我现在在用tsmc.18的工艺画模拟的版图，都是npn管子，我的版图在做lvs验证的时候一直提示dummy存在 property error，我将调用每个cell单独拿去做lvs都可以通过，但是放到一起就不行了，我检查了很多遍的电路是否dummy添加正确，都是正确的，但是为什么所有的cell放到一起就不行呢?要是您知道，请帮帮我，谢谢你哦。

問題複雜放 report 上來看看
有可能 W L M 數量不合

先看看吧，不知道怎么样

请教身边经验丰富的layout，造成这个情况的原因有不少，
在网上根本很难做出有针对性的回答

我估计是自定义器件的lvs reduce 带来的问题

这个很难说，有可能是网表的属性问题，也有可能是LVS文件的dummy管的设置问题，不过还是要先看看report

最近一直在加班赶项目，网络也不好，都没有上网。
那个问题解决了哦，是因为lvs文件对dummy管子的数目有限制造成的哦。
谢谢大家！谢谢！