PLL的反馈环路频率降低有什么好处呢？
时间：12-12
整理：3721RD
点击：
如果锁相环输入输出不变，反馈环路的频率降低，好处是什么呢？环路稳定性提高了?还是捕获时间快？ 谢谢
同问，为什么参考时钟要经过分频后才给PLL用呢？
是为了提高频率分辨率
可以降低jitter
环路带宽减小，捕获时间会变长。
抗噪声~
反馈环路的频率是啥？带宽吗？
不是单纯得降低，要跟refclk比的，本来是个离散的系统，只有采样频率比环路带宽高很多才能做书上所说的连续系统近似，分析才站的住脚