在delta sigma fractional-N中DSM的时钟频率为分频器输出的原因

反正DSM的输出制式一系列变化的0,1 以什么样的频率输出这些0,1应该不影响
最后的分频比的啊。
能不能用divider的第N-1或者N-2级输出而不是最后一级输出来作为其时钟呢？
这样时钟频率高点DSM的量化噪声也小点...

你的意思是说DSM的输入是固定值？量化噪声还是跟采样频率相关的啊。

delta sigma ADC中,量化噪声的功率在信号频段外被滤掉，所以信噪比与OSR相关。
而在PLL中，DSM后面并没有这么一个滤波器，所以最后的相噪与OSR无关而只与时钟频率
相关。
实际上有将Fref倍频来提高DSM时钟频率以降低量化噪声的PLL结构。
我只是很奇怪与其倍频为什么不直接取divider前几级的输出来做时钟。

fn pll里DSM产生的高频噪声是被pll的环路滤波器滤掉的，所以这里也有一个
osr, 等于输入频率和闭环带宽的比除2
其次，用你说的方法，divider还没有分完频，下一个divider value
就过来了，让divder怎么工作啊

nod nod，分频还没分完呢...呵呵，想岔了...