请教26G分频器的设计问题

VDD=1.2，要将26G分32分之一，打算用CML电路构成D触发器，然后两个D触发器构成2分频，CML电路的负载用电阻和电感串联实现。现在输入26G输出13G的那个分频器输出的波形很不规则，直流工作点没啥问题，CML的电流是1mA,各个管子导通时都饱和。。。也参数扫描了，就是出不来规则的正弦波形。请问电感应该差不多取多大啊？有没有需要注意的问题呢？ 谢谢

26G阿?现在用CML做到这么快的还没出现吧？估计做出来你就可以发IEEE了~~
btw，你的输出怎么个不规则法？是在标准条件下么？还有为啥用电阻和电感串联做负载？

26GHz的一堆一堆的，如果要是90nm肯定不用inductor peaking就可以搞定了

不好意思，我们用的是0.18um工艺，所以看到26G才比较吃惊。勿怪。。。

你在进入寄存器时加几个缓冲反相器试试，以增大斜率，
是不是因为驱动寄存器时的斜率变大了
我这个办法不一定好比较傻，原来仿真PLL的时候也有这个问题。
所以加了几个反相器，如果这样变好了的话那就可能是驱动或者输入
斜率的问题了