Clock gating会对CTS造成哪些影响？

请大家讨论一下
前端做clock gating的时候
是否要考虑对后端CTS的影响？
比如enable端的信号来的太晚 导致CG单元timing不好
比如划分了太多的gating clock 导致时钟数不balance？
这些问题都应该如何解决呢？
谢谢！

前端基本上管不了，你说的这两个都会在后端调整的

Both DC and RC has the option override the ICG cell setup timing to get a better enable path timing!

你好啊
请教override CG cell的setup timing具体是 什么意思啊？
不太理解