verilog-xl不支持always@()

曾经用perl将所有在always块里面的输入信号都抓出来填到那个括弧里去...

呵呵，支持这种写法的工具大把，就看老板愿不愿意出钱买罗。

能不能写上几个，谢谢，最好是candence或S家的
.34

vcs+nanosim...
建议还是从改design入手吧，换工具没个一两周搞不定。

看看有没有verilog 2001的option,这个default有可能没打开

支持的啊，没有问题啊，查一下你的环境有没有问题。

果断转去VCS阿 捏哈哈
实在不行就上modelsim的linux版贝

Verilog-XL很老了，不支持1364-2001及以上的standard。以下是从Verilog-XL Reference里copy过来的。
Verilog-XL supports the following Standards:
■ IEEE Standard 1364-1995 - IEEE Standard Description Language Based on the
Verilog(TM) Hardware Description Language
■ IEEE Standard 1499-1998 - IEEE Standard Interface for Hardware Description
Models of Electronic Components (Open Models Interface)
■ OVI Standard Delay Format (SDF) Version 3.0
XD你还是换NC（IUS）吧