为啥0.5um之类的工艺提供的金属层数比较少

3层足够，不太容易因为metal太少导致利用率下降

要是一些大功率的，几个A的电流，也需要多层metal，
foundry能多提供几层么？

大电流，一般用厚metal，加flip chip封装。很少加mask的

大电流能力其实和金属层数多少关系不大，关键在于金属厚度，很多
作大电流器件的工艺三四层也够了，TSMC某工艺的顶层金属厚度40KA，
1u能走9mA（110C)，底层的大多4K，也就1mA的能力，多几层也不太解
决问题。
当然，用铜的就好多了

请问能让foundry为了某个产品，把metal做厚一点么？

不太了解，不过金属层厚度调整可能涉及其他工艺步骤，估计也不是
说调就能调的。不过，如果是大客户，应该好办些。
一般大fab有很多工艺，某一个工艺也有多种选项，比如我刚才提到的
TSMC某工艺，顶层金属厚度就是可选的

啊喔，一时不了解CMP和电流密度的关系
不过我们用过.5的工艺，如果用BPOA作顶层金属的话，电流能力也有6~8mA/um

稍微解释一下，BPOA是Band Pad over Active的缩写，说白了就是pad底下
可以放电路，一般这样的顶层金属也比较厚，方块比较小，电流比较大，
如果对IR-drop和current density要求比较高的话，厚金属是不二选择啊
再回到前面说的，还是铜好啊铜好

厚铜有应力问题，DRC不太容易做，导致layout时间会增多
封装上也有可靠性问题...
电流能力和温度关系很大，以及DC电流密度
几A的电流应该不是太大问题

0.5um工艺定型的时候，cmp还不成熟
台阶那么高的情况下做到3层已经非常极限了。 0.5um的金属厚度，尤其是m2厚度，是很多工艺里面都算最薄的

贵啊，其实最大的感受还是铜布线比较贵
电流能力和温度的关系--其实最早的帖子里就强调110C，室温下要乘以系数，其实很大的
DC和脉冲--一般脉冲电流的密度是DC的10~20倍，具体看工艺以及占空比。不过我们就有
DC几个安培的产品，
电流能力还是很讨厌的，今天面试了位同学，问我们这儿是否有“偷电流行为”，我还不
理解，原来就是实际layout电流能力和datasheet上不符。我们也曾有过因为电流密度而增大DIE size的例子，所以有了BPOA这样的厚层金属后，开心了很多。
还有最近在做一个2G的switch，受限之一就是电流密度，金属宽度不能太小，寄生电容较
大，后仿只有1点几个G，很苦恼啊很苦恼，于是开始幻想铜布线。

我们有些产品需要工作在105C左右，到了片上就要150C了
这个时候电流能力就下降的非常厉害。有些电流需要特殊考虑
一般来说电流能力都有些余量的...估计这能给layout的时候稍稍放松
很好奇你们又做高速又做power～

各种switch，有走视频信号的，有走功率的，要求也就不同了

BPOA这个东西是某家Foundry特有的还是普遍支持的？