请教关于cmos击穿,thanks

  
    1.8V的cmos器件，栅源之间不能加大于1.8V的电压，但漏源之间的击穿电压能达到10V，
这是不是就可以说栅漏间的击穿电压大于栅源之间的？为什么，源漏实际上是可以互换的啊。

亲，（ 栅源 == 栅漏 ） ！= 源漏
栅源栅漏击穿的是栅氧，源漏击穿的是沟道和衬底，走的不是一套系统

是啊，楼上说的没错，源漏不是所有时候都可以换着用，看看其结构啊

s d 与衬底 形成的diode击穿电压通常很高，10几伏；但是DS之间通常较低，主要是由于punch through的原因使得电流不受栅压控制，让管子工作失效

一般1.8V的CMOS说栅源之间不能大于1.8V是出于寿命考虑，实际情况即使加到4-5V也不会立刻挂掉，但是源漏之间的击穿10V就是已经真的击穿了。栅源真的击穿电压其实要远比1.8V高，所以漏源之间击穿电压时10V并不是说栅漏之间的击穿电压就比源漏之间的要高。

但是其实我不确定现在是不是有地方特殊做区分源漏的管子，比如在漏端做特殊掺杂或者加特殊板，没用过小尺寸工艺的人飘过。。。

这个不同工艺下会不一样，一般工艺的design mannual里面的reliability model会给出相应的模型。

额，实际上有的管子在过了标称电压以后栅上的电流已经不能忍了。
我见过一套65nm的硅片测试data，标称电压1.8，实际上2.1~2.2左右的时候Id就到达峰值了，继续加电上去以后Id开始明显的二次曲线下跌，Ig等量上升。这个时候已经不是栅中注入载流子的问题了，根本整个栅就通了。。。。。。所以那些假设栅上无电流之类的设计起点就全废了。。。
更讨厌的是foundry给的model未必是瞄准这段做的，他们很可能只瞄准了1.8最多是2.0的标称来做。这样你在spice仿真中外推出来的那部分行为就可能和测试data完全不沾。。。当然以上这些都要看foundry具体的做法了，也许大部分case走在4,5V也没事

恩，先进的工艺是有一点不同，越先进的工艺栅漏电越严重，65纳米如果不是highk的模拟晶体管模型就基本上都要考虑栅漏电的影响了，而且模型里一般也都会有，即使是正常工作状态栅极也会在漏电，这时候在设计的时候就要考虑到漏电。
不过lz说的漏极能耐10V电压的应该不是这么先进的工艺，这些先进的工艺的标称电压一般都应该是1.2V或1V，漏极电压也耐不了10V。一般Vdd是1.8的工艺按照scaling down除以10应该是0.18um的工艺。漏电的问题应该还没有多少影响

是啊，高压cmos不可；或者是eeprom不可，flash不可。

这个如果Vgb上升，但是Vgd和vgs没有超过1.8的话，什么效果？
这样的话，boostrap的管子都over了？