FPGA时钟问题请教

在下新手，有个关于FPGA的时钟问题想和各位请教：
问题是这样：芯片只有一个时钟，但是由于逻辑太多，一块板子放不下，需要两块板子来放，那么这种情况怎么处理2个板子的时钟问题，因为我的设计其实只有一个时钟的，多谢了。

比较保险的做法是两个板子用同一个PLL setting，用一个async接口连接两个版子
要满足一个时钟永远比另一个时钟快或慢的情况

不用这么麻烦，只要保证外部晶振到两个FPGA的path长度和形状一致就成，两片FPGA内部的clock path timing调整设置好pll的模式，工具会自己给搞定。
ps:楼主，我们这前一段做过这样的电路板，实际使用没问题，示波器测量两个FPGA输出时钟的相位偏差很小，基本可以忽略不计，你有兴趣的话站内，价格好商量。

参考VirtexX_user_guide里的Zero Delay Buffer例子即可
英文版的Virtex5_user_guide里是106页

哦，你用同一晶振当然简单
我之前假设是两个独立晶振,两块板子

如果是两块板子之间进行大规模的数据传输，不靠谱，还是建议用一块板子，如果只是控制信号那问题不大