关于pipeline ADC中使用非交叠时钟的一点疑问？

比如clk1采样，clk2保持，我的理解是我们只需要一个比clk1提前一点的时钟clk1'与clk2是非交叠的就行了，不需要clk1和clk2非交叠，即clk1和clk2刚好反相就可以了，同样对于下一级，clk2’与clk1非交叠也就可以了，这样可以多一点运放建立的时间。而我所看到的好多电路都是clk1和clk2也非交叠了，是不是我的理解有问题，请大家指正。
谢谢。

cmfb电路都是用的clk1和clk2，而这个需要非交叠

clk'是采样时用来控制连接偏置电压与OTA输入的时钟，也就是比clk提前一点的那个时钟

考虑到工艺偏差，都交叠的话，不是更保险一点吧，呵呵。

工艺有偏差，实际存在寄生效应
你不能确定100％正好反相
而且说句实话，一般非交叠量都很少
你多了那一点时间建立精度也不会有很大得提高

我也不是要100%反相，只是觉得没必要做成非交叠的，只要保证clk1’为高电平时clk2
为低电平就行了，clk1和clk2有点交叠也没关系

你的clk1'是用来控制接在采样电容下极板的开关吧，一般只要保证clk2在clk1打开之后关闭就可以了，这种clk1与clk2非交叠的方法有人用过，你查下nordic的pipeline文章

nordic的确是这样用的，我觉得传统的pipeline ADC也可以这样用

你说的传统结构指什么？有些结构是不能用overlap的clock的，比如D.Y chang的Design Techniques for a Pipelined ADC Without Using a Front-End ...那种就不行