时钟通过变压器后jitter会变差吗？

1    通过变压器将时钟转为差分时钟，会对差分的时钟有影响吗
2    一般晶振的输出是方波还是正弦波
3    如果考虑为方波，考虑变压器的带宽为时钟的10倍，那还用
     滤除高次谐波吗，不滤除的话能驱动反相器吗
问的多了点，谢谢指点

用示波器测过fpga的40m晶振，波形是个奇怪的周期波形，当然40m频率是对的

搭车问个关于jitter的问题
时钟N分频/倍频后，本来的jitter也是要乘/除以N吧，有点不确定

那的假定是广义平稳过程，并且你算的是cycle to cycle jitter.
absolute jitter对free run 的振荡器是无穷大。
对2阶pll的也是无穷大，但是如果仪器带宽不是无穷小则看上去有界。
如果pll的高频f>f0,jitter/phase noise可忽略,那么sigma(1)=sigma(N),如果N分频之后的频率>>f0.
其实具体还是比较复杂。phase noise也不是白的,相关函数也不是仅仅R(0)=！0.

jitter本身是统计值。
可以用数学工具生成大量的高斯分布随机数，算一下方差，
然后再两两相加，模拟分频，再算一下。
多来几次看有没有什么规律。

问题1   通过balun转为差分时钟jitter会有怎样的影响？

被讨论无数次的问题。。。貌似还是无定论，反正pn是改善/恶化了3dB，理论上rms jitter觉得应该不变。