synplify综合的时候遇到带designware instance的IP怎么办？

Synplify现在是Synopsys的了，难道不支持DW?

下载synplify premier，里面支持designware。

有选项设置，不过貌似是要用linux版本吧 因为必须指定DC的安装目录才可

不需要，只需要把dc安装目录的dw相关的目录copy到windows目录下就可以了。

找dc安装目录下的dw folder，里面有每个dw的verilog model，作为design吃进去就行了吧。

正解，只要dw的verilog module是可综合的就行

这个是加密的，如果没有designware license就只能综合成black box,最后translate的时候还是不能过。有解决的办法吗？

那只能用ifdef/ifndef等来避开对DW unit的使用了，即当做FPGA Prototyping的时候用RTL来描述DW unit的功能，否则直接例化DW unit。