请教65nm LP 工艺下inverter的耐压问题

在tsmc 65nm LP下设计一个inverter(用最小沟道长度65nm，管子采用低压管)，理论上这个inverter电源电压是1.2V
(1)如果这个inverter静态使用，就是它的输入电压要么是vdd,要么是0, 请问电源电压可以超过2.5V吗？
(2)如果这个inverter作为clk buffer使用（Fclk=80MHz)， 请问电源电压可以超过2.5V吗？
我看了一个厂家心片的版图，采用65nm 工艺，它用L=65nm的管子做inverter,但通过前后电路分析感觉它的电源好象是2.5V,不是1.2V， 请问实际中可以这样吗？
谢谢大家

65nm是有2.5V器件， 但是我看的哪个芯片他是L=65nm管子来做inverter的。L=65nm的管子应该是1.2V器件，不会是2.5V器件吧？ 有可能2.5V器件管子L=65nm吗？
但是实际中那个厂家的芯片中L=65nm inverter电源应该是远远超过1.2V,估计是2.5V,所以比较疑惑呀

对于 TSMC LP 我不太确定
对于 ST 65nm LP，如果vdd 到 1.5V就有一些问题，这个我们实际芯片测试到过。

好象没有可能L=65nm器件是2.5V器件吧，好象2.5V器件的L最小要0.3um

也可也不可，取决于TDDB,AMR,BTI,HCI 导致的reliability 是不是可接受。

不一定，我曾经让65nm的设计工作在2.5V，短时间内没问题，当然是debug，不是正常状态...

(1)寿命问题，aging有专门的model
(2)hot carrier effect
(3)DIBL~~
总之，最好别这么干

三个方法：
1.把size，voltagewaveform发给TSMC,几天后见结果；
2.根据designrule手算；
3.如有aging model和工具，一跑便知；