请问FPGA怎么实现clock gating？

最近在做FPGA,其中有在ASIC下面实例化的clock gating单元，要替换成FPGA实现方式， 但是好像在XILINX的FPGA里面找不到对应的cell（好像ALTERA是有的）， FPGA（XILINX）对这种clock gating一般都是怎么处理的？ 谢谢

xilinx也有，BUFGCE，BUFGCTRL。你查 xilinx的 xxx libraries guide，里面有详细说明。

http://www.synopsys.com/cgi-bin/fpmm/confirmed.cgi?No|Yes
里面有对应的章节

哦， 谢谢， 按照你的提醒确实查到了。
gating 到0的：
module BUFGCE (O, CE, I);
    output O;
    input  CE, I;
    wire   NCE;
    BUFGMUX B1 (.I0(I),
    .I1(1'b0),
    .O(O),
    .S(NCE));
    INV I1 (.I(CE),
    .O(NCE));
endmodule
gating 到1的：
module BUFGCE_1 (O, CE, I);
    output O;
    input  CE, I;
    wire   NCE;
    BUFGMUX_1 B1 (.I0(I),
    .I1(1'b1),
    .O(O),
    .S(NCE));
    INV I1 (.I(CE),
    .O(NCE));
endmodule
另外 BUFGCTRL的cell也有， 我在研究一下， 灰常感谢， 呵呵