求教：当在电路中使用clock gate的时候需要注意什么？

1. clock gate enable port setup timing
2. bypass the clock gate cell when ATPG mode
3. ...

2. 不需要完全bypass，只要scan shift的是时候bypass即可

yes, you method is better. it can reduce ATPG mode chip power very much.

请教，为什么会省power？把一部分FF gating掉？这样scan capture的时候能保证
coverage吗？

we can make scan capture phase more than 1T to make chip cooler because the DFFscontrolled by SCAN will be gated.

这样test时间就加长了吧？那通常是时间优先还是power优先？

Yeah, you got it.
在实际芯片上，即使是用低速的clock做ATPG，也可能因为toggle rate太高导致芯片电流过大。

这样看来，做scan mode下的dynamic power analysis还是很有必要的，可以找出最
合适的gating方法，让chip在不烧掉的情况下，在tester上的时间最短。