如何确定CMOS PLL中的Wc和phase margin？

看了一些文档，charge pump PLL设计前先得确定PLL的环路带宽Wc和相位余度。然后根据这两个值再确定charge pump的电流等，那么应该根据什么来确定环路带宽，相位余度呢？
请教板上的牛人指教一下，或者推荐一些比较好的资料。
谢谢！
我的设计要求该PLL为接受25MHz的晶振输入，输出400MHz~1GHz的时钟（编程调节）供片上其他模块使用。

环路带宽一般取ref的十分之一到二十分之一，相位裕度55°被认为是合理的

环路带宽根据系统要求，比如锁定时间和带内噪声的要求，一般也就几十KHz到一百多KHz
之间，phase margin 取个55左右，KV 和Icp 选取好，其他的丢到公式里面去算即可。