关于0.13um工艺下管子的几个问题

在0.13um General工艺下，有没有人设计电路用native 管子呀，应为native 管子vth比较低。
1. native 管子的gate leakage current和drain source leakage current怎么样？是不是要比同样normal 管子高呀？因为其vth低
2. 应为LOD效应，大家画电流镜的时（要求严格match），一般是将两个管子画在同一active区域（边上加dummy）还是分别画两个靠得很近的管子？哪种画法用的比较多

1yes, more leakage current
2很难说，貌似应该分别加dummy,不同active区域

1) native 管子的栅电流应该不比正常管大，栅电流主要是栅氧化层厚度的函数，漏电流主要来自源漏的之间的DIBL电流
2）分开画，mismatch 正比于 1/sqrt(WL),做电流镜像时，可以把管子画的大些，我不懂电路设计，纯粹从工艺的角度出发。

gate浮空的时候吗？
native的NMOS不同工艺vth会有不同，有些vth在0.1-0.3V，有些直接就是负的
所以不管gate怎么接，同样条件下总是比其他NMOS的漏电要大些，有些甚至不能算是漏电了