请教个PLL的问题，谢谢！

我的PLL锁定之后，仔细观察VCO的控制电压，发现除了和参考时钟频率相同的毛刺外，还发现控制电压有一些低频的抖动（PLL 输入频率66MHz,输出800MHz，这个低频的抖动频率大概只有500kHz)，其中66MHz的毛刺大小为0.3mV,500kHz的抖动大小为0.08mV。
有些工艺角下存在这个低频抖动，有些则不存在。由于Kvco比较大，出现这种低频抖动的情况下,叠眼图jitter明显变差.
不知道哪位大侠见过这种情况，我搞不清楚这种低频的抖动是由什么引起的，谢谢！

1) VDD disturbance? At the some corners, the PSRR is quite worse.
2) stability issue?

我的电源是理想的，应该没有PSRR的问题。
这个corner下PM有70度左右，整个环路已经锁定了，不把VCO控制电压放大看的话完全看不出来。搞不清楚哪里出来的这种低频的干扰？
谢谢！

maybe you need to present more details about your pll here, likestructure, circuit topology, etc., else it is quite difficult to identify.
any local feedback inside circuit block, like in regulator, voltage-to-circuit converter?

还有一种可能，既然楼主这么自信，那就有可能是仿真器的问题；如果是tape out回来实测的，那么就可能是工艺的问题。
呵呵～

他应该是仿真，否则哪来理想电源。
还是蛮难分析的，同意如果有regulator，VIconverter什么的可以分析分析。

确定是800/66这样的分数分频比么？那有可能是分数杂散，而且是非线性引起的