有没有类似effective c-一样的verilog书
时间：12-12
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能在设计的高度更多的谈不同写法的优劣
而不是简单的语法和示例
而不是简单的语法和示例
其实，verilog本身不如C++、C这么多设计技巧，它不是设计语言，而是描述语言，灵活的是电路设计，设计出来，再用verilog来描述。