请问formality的问题

做rtl vs post-layout netlist的formality
一个sub module
但是netlist做过CTS后clock名字全变了
没法一一对应
请问这种情况应该怎么办呢？
当然如果是top层的对比的话
top层是只有一个root clock
应该是可以过的
但是对sub module有什么办法吗？

你的意思是
把RTL的clk 和netlist里时钟树上的所有clk
用set_user_match表示成同一个net吗?

一般是找没有match上的寄存器或者管脚之类的
clock信号一般都能正常传递pattern的

现在的问题就是clock名字不一样了
比如RTL的名字就clk
经过CTS的layout netlist里的名字就叫clk_GB_2ASTHxxxxxxxx了
而且有很多个这样的clock
请问可以用set_user_match 把他们等同起来吗

不需要，formality匹配的不是net，是寄存器和管脚
只要连接没有问题，这个肯定不会有影响