fpga不做时序约束会不会出现时序违规

时序出了问题，肯定是与你的约束有关系，没有约束，当然不会有时序违规，不会报时序违规错误，没有约束，综合布局布线工具不知道你的逻辑工作在多高的频率

   哦  谢谢啊，但是没有约束，编译通过了，是不是意味着寄存器的setup和hold时间都满足呢?

   哦，似乎懂了些，如果没做约束，系统时钟频率都不知道，那应该就不知道这个系统的寄存器的setup和hold时间是不是满足要求，是这样的吗

没有做约束的话会默认按照1GHz来约束的吧，可以看下时序报告那里应该是报红的。

   是这样的吗?不会把

纯属扯淡！低速并且资源消耗不是很大的情况下，不做时序约束也是没有问题的。无论quartus还是ise。

    2楼说的有道理吧?貌似我觉得5楼可能不对，你是这个意思吗?兄台

不做时序约束的话，综合工具会根据自身算法给你一个不错的综合结果（不是最优的），并告诉你这个结果最多能跑多少M的速度，如果这个速度比你要求的速度高，那就没问题。

比较小的系统不给时序照样也能跑

嗯，不做约束的话，系统会按照一套默认的方案进行布局和布线，这种默认的方案对常规的，较低速的设计是没有问题的，但是如果你的设计有较高低要求，或者特殊的时序路径，就有可能满足不了，所以最好还是自己添加约束信息！

哦  谢谢各位好心人。3q~

9楼正解

50M内基本没事。

    同意5楼，我用QII 11.1，如果不做时序约束，编译后，可以在时序报告中看到QII 11.1默认给工程一个1GHz的系统时钟，如果工程在1GHz下存在诸如setup time违规的问题当然会报红（另外未约束的路径也会报红），并且critical warnings中也会有两条提示：1.没找到SDC文件
2.时序违规
    但是硬件调试时如果实际的系统时钟频率低于1GHz，那么有可能实际的时序并不违规。

简单说,如果一个上延送,另一个下延收,各占 50% 误差,为什么要时序约束?
除非那颗 FPGA 很烂?

我们在Xilinx Spartan3上跑40M、80M、120M从来没有做过约束。但是最近找工作，人家面试问我，你做FPGA怎么做的时序约束，当时心里就咯噔了一下啊，巨汗，结果只能说，没有做，然后人家问，你的时钟是多大的啊，我说50M左右。人家说了，那么低的时钟，用不着，工具会给你一个比较好的结果，但是如果时钟比较高，比如200M左右那就该考虑了。

按理说,如果是内部 PLL 或是 DCM 产生的,软体自动会给你最好的时序约束.
但是如果是外部输入,那么你就必须考虑时序约束,因为系统不知道你那只脚是CLK.
之前  PS2_CLK 也才 18K~20KHZ,如果不做时序约束很容易就死掉了

对于50M以下的时钟可以不用约束，这本身属于低速信号。
对于高速信号还是要约束下，约束并不是越多越好，过约束反而会降低系统性能，尤其是某些非关键信号与路径，过约束使得系统布线时过多考虑此处的满足，反而将其它该多考虑的地方没满足，造成问题。
对于synplify_premier，如果对时钟没有指定频率，会默认使用10M时钟进行约束。

这个观点我有点不太认同,因为时钟约束与FPGA晶振速度无关
FPGA晶振速度与你使用FPGA效能等级有关(简单说就是比较贵的FPGA)
例如:2个都是 1HZ讯号,谁比较优先到达你判断的下一级,如果前后不一,会早成资料错误.
      所以一般都使用程序相位改变先后判读结果,但是会影响整体的处理速度.

哇好久没来帖子      谢谢你们发表的看法哦

我说的约束不是指要不要定义这个时钟有多少M，自然这个是要定义的。但是速度过低的时钟，与这个时钟驱动相关的input output delay，多周期约束等意义不大，

9楼理解的是正确的，这个软件是会根据自己的算法来进行约束，只要它自设的频率高过你的频率，那么就没有问题了，个人感觉能跑30M以上的频率的话还是最好自己对软件进行时序约束一下，这样系统一看你不用跑这么高的频率，自己资源也会用得比较少，不然按照它自己的算法不知道会用到多少资源。

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我同意5# 的观点，这是QuartusII 11.1编译的结果。如果设计者没有添加约束，软件默认是1000Mhz的时钟对其进行约束