求助：ISE EDK上的clock generator报错，不知道怎么解决
时间：10-02
整理：3721RD
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virtex 6的FPGA
报错内容是：INSTANCE: clock_generator_0, PORT: RST - Parameter C_EXT_RESET_HIGH is set to 0 while input reset port is connected to an ACTIVE_HIGH reset
clock generator的复位口是直接外接的
卡了很久不知道怎么解决
求大神指点，谢谢！
报错内容是：INSTANCE: clock_generator_0, PORT: RST - Parameter C_EXT_RESET_HIGH is set to 0 while input reset port is connected to an ACTIVE_HIGH reset
clock generator的复位口是直接外接的
卡了很久不知道怎么解决
求大神指点，谢谢！
查查外部复位电压值
这个外部复位信号我是作为顶层输入input的
还真是，初始电平选成了高电平！谢谢！