D触发器描述
时间：10-02
整理：3721RD
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大神们，如果电路中存在多个D触发器，该怎么用verilog描述啊?不知道该怎么定义D触发器的输出还是输入端口，哪个需要定义，哪个不需要定义，感觉总是很乱，
还是去看看数电书吧，基本的描述都有的，
reg a;
always @(posedge clk or negedge rst_n)
if(！rst_n) a <= 0;
else a <= input;
a 会综合成D触发器
如果是很多触发器，再用verilog描述岂不是要定义很多输入输出口
如果触发器太多，就怕描述麻烦
只要是时序逻辑，非阻塞赋值，综合出来就是D触发器
多看看书把