verilog转blif或者edif转blif

各位大佬：      现阶段有没有比较好的verilog生成Blif网表的工具或者标准edif格式转blif格式的工具?
尝试了一个90年代的altera工程师编写的edif转blif工具，只能支持部分器件而且需要自己制定转换规则，对于自定义器件基本上是不可用状态。
尝试过ODIN-II工具，但是支持的语法结构太少...
谢谢各位大佬