微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 发现个问题

发现个问题

时间:10-02 整理:3721RD 点击:


如图所示,如果VI1是一个负电压值,那么由于虚短,U1的GND是不是会被拉为负值,由于地是相连的U2的地是不是也会被拉为负值,从而导致VI2被拉低呢?

帮忙顶下

地线变为负值,那要地线干嘛?回炉再造吧!


地还是地,只不过输入相对的被拉低了,

我遇到的实际情况是这样的,tlv1570是个多通道的AD,当有个通道的输入为负值得时候,其他通道的值会被拉低,如果其他通道的值很小还有可能被拉为负数,我想是不是类似的原因?

你这是比较器还是运放?比较器这么用的话没毛病,运放这么用的会一直发烫

反馈都没有 虚短个毛线
模电回炉重造吧



   这只是个简单的示意图,真正的图肯定不是这样的啊,该有的都有


该有的有就不可能出现这种问题。
还是没弄明白虚短虚断的前提条件是深度负反馈。


该有的有,就是AD模拟输入,是负电平,导致其他输入通道的电平拉低



   那是你运放的压摆率不够吧



   肯定是啊,要求输入是0-VREF,我输入都为负了,肯定是了,我只是想知道这是为什么?不应该是独立的通道吗?

因为里面有输入限制电路,一般使用两个稳压二极管,如果输入的是负值(单电源供电的话),就会拉低其他的通道,你应该知道这两个稳压二极管的接法。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top