FPGA设计中，当子模块的输入输出数太多该怎么处理？

小弟刚开始用Xilinx的FPGA，在做一个子模块的设计时遇到了输入输出太多，超过了FPGA的管脚数，而不能进行Implement。以前在用Altera的FPGA时，可以把子模块的输入输出设置为虚拟管脚，这样就不会遇到超过FPGA管脚的问题。请问各位，Xilinx下应该怎么操作呢?

仅仅是为了验证 能否FIT吧?选个更多PIN的型号。
如果还不行，就在这个模块外做一个封装模块，减少PIN数量

楼上正解。用个top module包一下就行了。

是的，外包一个module，只是把一些输入输出管脚拉出来，这样你选的型号的芯片管脚就肯定够用了

串行，，，就一定可以。
你给我信元，，加我qq 275787255

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路过。