综合veriog问题请教"signed to unsigned conversion occurs"

各位好，

在下用Design Compiler综合verilog代码的时候总遇到一些warning，想请教各位是怎么回事，十分感谢，代码和具体信息如下：

module PartialProdGen(out, A, B);    parameter BITWIDTH = 6'b010000;
    input [BITWIDTH - 1 : 0] A, B;
    output [BITWIDTH * BITWIDTH - 1 : 0] out;
    wire [BITWIDTH * BITWIDTH - 1 : 0] out;
    generate
     genvar i, j;
    for(i = 0; i < BITWIDTH; i = i + 1)
    begin: gen_1
        for(j = 0; j < BITWIDTH; j = j + 1)
        begin: gen_2
            assign out[BITWIDTH * i + j] = A[j] & B;
        end                                                                                   ------------16行
    end                                                                                       ------------17行
    endgenerateendmodule
Warning:  Starting with the 2000.11-1 release, the Presto Verilog reader treats Verilog 'integer' types as signed; synthesized result may not match earlier versions of HDL Compiler. (VER-314)
Warning:  /homes/mccc/DV_WORK4/source_code/PartialProdGen.v:17: signed to unsigned conversion occurs. (VER-318)
Warning:  /homes/mccc/DV_WORK4/source_code/PartialProdGen.v:16: signed to unsigned conversion occurs. (VER-318)

第15行错了，1bit=1bit（按位异或）多bits,这样是错误的

按位与，写错了，不要在意这些细节

signed 类型的数据转换成了unsigned， 应该是两中类型的信号混用了