FPGA时序约束失败，求助！

时序约束失败，timing score都140958了，芯片是xilinx virtex-6, 200M差分晶振时钟输入（I_SysClkIn_p，I_SysClkIn_n），调用了2个MMCM串联，约束失败的路径就是这2个MMCM导致的，我在UCF中约束了周期，不知道这个约束具体怎么产生的，求大神解惑，不胜感激。代码如下：

1. MMCM1_Module MMCM1_Module
   
2.    (// Clock in ports
   
3.     .CLK_IN1_P          ( I_SysClkIn_p     ),    // IN
   
4.     .CLK_IN1_N          ( I_SysClkIn_n     ),    // IN
   
5.     // Clock out ports
   
6.     .CLK_OUT1           ( O_EthClk         ),     // OUT 125M
   
7.     .CLK_OUT2           ( O_EthRefClk      ),     // OUT 200M
   
8.     .CLK_OUT3           ( W_Clk200M        ),     // OUT
   
9.     // Status and control signals
   
10.     .LOCKED             (     ));      // OUT
    
11. MMCM2_Module MMCM2_Module
    
12.    (// Clock in ports
    
13.     .CLK_IN1            ( W_Clk200M        ),      // IN
    
14.     // Clock out ports
    
15.     .CLK_OUT1           ( W_SysClk204p8M   ),     // OUT
    
16.     // Status and control signals
    
17.     .RESET              ( 1'b0   ),        // IN
    
18.     .LOCKED             (  ));      // OUT

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时序报告如下图：