关于门级网表文件仿真的问题

出现了X，应该是有时序问题

引起X态的原因很多，常见的是setup timing violation 和holdup  timing violation,有些可能是电路的毛刺引起的X态，X态传播严重的情况下会使clock以及大部分信号都有X态

综合不修hold time，所以如果你带延时信息仿真，多半是要出X的。
综合后的net做带时序方针没什么意义。

我也遇到这个问题了，感觉应该还是自己的设计有问题。不知道楼上所说的“综合后的net做带时序方针没什么意义”是什么意思呢?为什么没意义呢，难道直接在板子上调吗?

    做带时序的仿真就是为了看看时序对不对?但是真正的时序要到layout做了CTS后才能确定。综合后的时序只是暂时的中间过程，而且综合不修hold时间，hold时序违例出X是正常现象。
综合后只要看看时序报告，没有setup违例就代表你的电路能跑到这个频率，以后的事丢给后端继续努力。真想验证时序，要在CTS后做PT+带时序仿真。

无法理解综合后的“门级网表”怎么可以做时序仿真。门级网表里只包含电路的罗辑结构（有哪些门，这些门是怎么连接的），但时序仿真要求电路中每个元素（门和线）的延迟都能够知道，门上的延迟可以做合理的假设，线上的延迟则无从知晓。只有拿门级网表做完technology mapping和place&route之后才能做时序仿真。
如果小编只是做一般的功能仿真中出现很多X，有可能是有的信号没有给初始值，可以加个全局的reset信号，reset的时候给信号初始化。

综合后的网表90%以上会有X态,没修hold嘛,没必要仿真,实在要做,需要做些特殊的处理.

   大神。需要做哪些处理啊。我现在也遇到了x态。我之前做了比较小的网表的仿真，过了，和rtl一致。现在这个比较大，就出了不定态了，但我这个项目没必要分析时序，就没带sdf。请问要做什么处理啊

学习了~