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debussy vhdl Verilog混合仿真问题

时间：10-02 整理：3721RD 点击：

RTL使用VHDL,testbench使用Verilog debussy的使用发现无法添加vhdl文件的内部信号，有人遇到过没
软件版本 modelsim6.5 debussy5.4
现象如下图

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