ISE中的时序不满足问题解决方法

在编写一些大型程序时，常常由于模块太多导致了布局布线的时候部分timing无法满足要求导致score过高，最终无法跑过程序，请问这种情况是否一般需要使用timing analysis工具来解决呢，想了解一下具体的使用方法，有哪位大神解答下小弟，感激不尽~

   看ISE的map和p&r的属性，如果是少量的时序不满足，而且FPGA的资源还有一些剩余的话，可以改这些属性，比如map effort什么的，改成high。   如果是大量的时序不满足，表现为一个周期路径延迟太大，那就要改设计了，切流水线是常用的办法。

如果在默认的设置下还有大量路径的时序差30%以上，很难通过工具解决，必须从设计上优化了。