请教formality报error

时间：10-02 整理：3721RD 点击：

请教，formality出错：reference是rtl，implementation是综合出来的netlist
read_verilog -r ${RTL_SOURCE_FILES} -work_library WORK
set_top r:/WORK/${DESIGN_NAME}
read_verilog -i ${RESULTS_DIR}/${DCRM_FINAL_VERILOG_OUTPUT_FILE}
set_top i:/WORK/${DESIGN_NAME}
match
跑出来的结果报error：

Reference design is 'r:/WORK/scaler_wrapper'
Implementation design is 'i:/WORK/scaler_wrapper'
Error: The implementation design 'i:/WORK/scaler_wrapper' is a black box. (FM-081)
***************************** Synopsys Auto Setup Summary ******************************
For further details on Synopsys Auto Setup Mode: Type man synopsys_auto_setup
****************************************************************************************
********************************* Verification Results *********************************
Verification NOT RUN
----------------------------------------------------------

找到问题了，output写错input

上一篇：vivado仿真功能有bug？仿真结果与ISE和modelsim不一致
下一篇：FIFO你是自己写还是用IP？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类