vivado仿真功能有bug？仿真结果与ISE和modelsim不一致

1. `timescale 1ns / 1ps
   
2. 
   
3. module counter(
   
4.     input clk,
   
5.     input rst,
   
6.     input enable,
   
7.     output [7:0] count
   
8.     );
   
9. 
   
10. reg [7:0] count_r;
    
11. assign count = count_r;
    
12. 
    
13. always@(posedge clk)
    
14.     if(rst)
    
15.         count_r <= 8'd0;
    
16.     else begin
    
17.         if(enable) begin
    
18.             if(count_r < 8'd203)
    
19.                 count_r <= count_r + 1'b1;
    
20.             else
    
21.                 count_r <= 8'd0;   
    
22.         end
    
23.     end
    
24. endmodule

1. module counter_tb();
   
2. 
   
3. reg clk;
   
4. reg reset;
   
5. reg enable;
   
6. wire [7:0] count;
   
7. 
   
8. counter uut (
   
9.         .clk(clk),
   
10.         .rst(reset),
    
11.         .enable(enable),
    
12.         .count(count)
    
13.     );
    
14. 
    
15. initial begin
    
16.         // Initialize Inputs
    
17.         clk = 0;
    
18.         reset = 1;
    
19.         enable = 0;
    
20.         // Wait 100 ns for global reset to finish
    
21.         #100;
    
22.         reset = 0;
    
23.         @(posedge clk);
    
24.         @(posedge clk);
    
25.         @(posedge clk);
    
26.         @(posedge clk);
    
27.         @(posedge clk);
    
28.         @(posedge clk);
    
29.         @(posedge clk);
    
30.         enable = 1'b1;
    
31.         @(posedge clk);
    
32.         @(posedge clk);
    
33.         @(posedge clk);
    
34.         @(posedge clk);
    
35.         enable = 1'b0;
    
36.         @(posedge clk);
    
37.         @(posedge clk);
    
38.         @(posedge clk);
    
39.         @(posedge clk);
    
40.         enable = 1'b1;
    
41.         @(posedge clk);
    
42.         @(posedge clk);
    
43.         @(posedge clk);
    
44.         @(posedge clk);
    
45.         #100;
    
46.        $finish;
    
47.         // Add stimulus here
    
48. end   
    
49. 
    
50. always #5 clk = ~clk;
    
51.    
    
52. endmodule

TESTBENCH在产生ENABLE信号时给个单位延迟试试

   这个问题解决了，就是在enable 前加一个单位延迟，谢谢啊。