FIFO你是自己写还是用IP？
到新单位，要求不能用IP，必须自己写FIFO。这是为啥呢，例化的虽然是没有自己写的灵活，但是也没必要这样吧。
休息了4个月，开始上了2天班，突然有种什么都不会的感觉，心里好恐慌！
难道你公司一个ip都不用?
避免版权问题吧。
写个fifo算是数字设计基本功吧
自己写的fifo可以量身定做，省了很多逻辑
锻炼锻炼你的手艺也很好啊，加油。
自己写的自己清楚内部实现啊
厂家的FIFO经常出BUG，反正altera的FIFO出BUG的情况我遇到过，复位都没有用，必须下电重加载才能解决
也一直喜欢直接用IP核，省了不少事，但是对如何实现知之甚少……
fifo是基本功，建议你自己写，练扎实对以后有好处
恩恩,谢谢大家的回复.虽然压力山大.但是我会努力的！
发现很多面试都要求写个FIFO，同步或异步，算是基本功吧。
可靠的IP是简化设计的必须品，不管是别人的还自己已经验证成熟的
不然一个大设计全自己写，那得到何年何月，还不稳定
做IC的转去做FPGA，会有一种啥都不会安排的感觉。
FPGA的转去做IC，也有啥不会自己搭的感觉。
我到觉得两者做起都是差不多的（最少只是设计层面上是差不多）
IC的也是要从top考虑的
FPGA的设计也是要设计很多具体的模块的
记得刚开始学FPGA，从verilog开始学起，就写过FIFO，格雷码计数器做垮时钟域处理，现在基本的都用IP，怎么写早忘了.......
FIFO通常是解two different clock domain issue
因該不難吧~
是应该自己写
写一个稳定可靠的fifo也不是一件容易的事 呵呵 。
用现成的ip。
同步FIFO不难的，但是异步FIFO应该有一定难度吧！
有时是错误操作fifo造成的，如full时写数据，empty时读数据
FIFO是数字设计的基本知识，但是在工程中还是根据实际情况进行选择，合适就好
FIFO能自己写就自己写。会学到很多东西 再说这个是搞数字逻辑的基础。加油啊
一直直接用IP核...
写个同步FIFO不需要多少时间，留着以后一直可以用，写个带参数可配置的。asic不会买个fifo ip的
xilinx的fifo一般的深度最少只有16，我们现在需要设计一个1bit深度的fifo，只能自己写。不过，确实能够学到不少东西
FIFO自己写吧。注意两边读写时序和使能，gray-code与自然数之间的转换。空满标志位的生成等问题。
还可以自定义一些功能，如快空快满标志，同步清零等功能。
IP核就是黑盒子，很多公司基于很多原因都不用IP核，毕竟自己写的代码可控性更高！
现在很多面试都要写个fifo的，不过一直都是直接用ip的！